####################################################
# Nekaj primerov ukazov Tcl
####################################################

# Zagon analize RTL za glavni modul (označen kot top v Design Sources)
synth_design -rtl

# Zagon analize RTL za poimenski modul
synth_design -rtl -top <ime_modula>

# Po analizi RTL lahko generiramo predlogo za instanciranje modulov
# Izberemo glavni (top) modul
current_instance  

# Lahko izberemo tudi tocno doloceno instanco
current_instance <ime_instance> 

# Zahevamo predlogo, ki jo dobimo zapisano v konzolo
xilinx::designutils::write_template -template -vhdl -return_string

# Zagon sinteze za izbrani modul in specifičen čip FPGA
synth_design -top <ime_modula> -part xc7a50tcsg324-1